TÉLÉCHARGER CONTROLEUR PCI DE COMMUNICATIONS SIMPLIFI ES SAMSUNG GRATUITEMENT

Elle nécessitait en effet de câbler sur la carte mère à la fois un bus mémoire très rapide et un bus processeur très rapide, quasiment tout ce qui passe par le bus mémoire devant aussi passer par le bus processeur. Pour maximiser les performances et simplifier les cartes mères, les constructeurs de processeurs ont donc commencé à intégrer le contrôleur mémoire dans le processeur. Outre le gain en complexité, cette intégration permet également de réduire les latences de la mémoire. En excluant ce circuit du chipset, les possibilités de différenciation entre les constructeurs se sont réduites, tandis que la valeur des chipsets a diminué, rendant le marché bien moins intéressant.

Nom:controleur pci de communications simplifi es samsung
Format:Fichier D’archive
Système d’exploitation:Windows, Mac, Android, iOS
Licence:Usage Personnel Seulement
Taille:29.9 MBytes



Selon l'invention, le système comprend un processeur vectoriel pour accomplir une transformation linéaire sur des données vidéo, un processeur de train de bits pour comprimer une sortie du processeur vectoriel ou décomprimer les données vidéo pour une entrée au processeur vectoriel; et un circuit de contrôle pour synchroniser le fonctionnement du processeur vectoriel et du processeur du train de bits, le processeur du train de bits pouvant être interrompu par le circuit de contrôle pour arrêter le traitement d'un train de données vidéo et commencer le traitement d'un train différent de données vidéo de façon que le processeur de train de bits soit capable de traiter les deux trains de données vidéo sensiblement concurremment pour permettre au système de coder ou de décoder deux trains de données vidéo en temps réel.

Description La présente invention se rapporte au traitement de données par des ordinateurs et, plus particulièrement, au traitement de données vidéo par des ordinateurs. Les ordinateurs ont été utilisés pour comprimer et décomprimer les données de systèmes. Les données de systèmes peuvent également comprendre des données audio, par exemple une piste sonore d'une image en mouvement.

I1 est souhaitable de prévoir des méthodes et des circuits qui permettent un traitement rapide des données vidéo. La présente invention procure des méthodes et circuits qui permettent un traitement rapide des données vidéo. Dans certains modes de réalisation, un système d'ordinateur de la présente invention comprend trois processeurs capables de fonctionner concurremment : un processeur scalaire, un processeur vectoriel et un processeur du train de bits. Dans le codage ou le décodage des données vidéo, le processeur vectoriel effectue des opérations qui peuvent être efficacement accomplies par un processeur de données multiples à une; seule instruction SIMD.

De telles opérations comprennent : 1 une transformation de données linéaires comme une transformation cosinusoïdale discrète DCT et 2 une compensation du mouvement. Le processeur du train de bits accomplit des opérations qui comprennent des opérations sur des bits particuliers plutôt que sur des mots ou des demi-mots.

Le processeur scalaire accomplit un traitement vidéo de haut niveau par exemple, traitement du niveau de l'image , synchronise le fonctionnement des processeurs vectoriel et du train de bits et contrôle l'interface avec des dispositifs externes.

Dans certains modes de réalisation, le système d'ordinateur peut traiter plusieurs courants de données concurremment. Par suite, l'utilisateur du système d'ordinateur peut avoir une conférence vidéo avec deux correspondants ou plus. Des trains de données multiples peuvent être traités concurremment parce que le processeur du train de bits peut commuter des contextes pour coder ou décoder différents trains de données concurremment en temps réel. Dans certains modes de réalisation, les processeurs scalaire et vectoriel sont programmables dans le sens que chacun des deux processeurs peut être programmé pour exécuter une seule instruction arithmétique ou booléenne.

Le processeur du train de bits n'est pas programmable dans le sens que le processeur du train de bits ne peut être programmé pour exécuter une instruction arithmétique ou booléenne. Par ailleurs, le processeur du train de bits peut être programmé pour accomplir une opération de traitement total des données vidéo sur un groupe de données vidéo. En rendant incapable le processeur du train de bits d'être programmé pour exécuter une seule instruction arithmétique ou booléenne, cela permet au processeur du train de bits d'être plus rapide.

La programmabilité des processeurs scalaire et vectoriel facilite l'adaptation du systeme à des changements des standards de codage et de décodage de données vidéo.

La figure 1 montre une carte de support comprenant un processeur multimédia Le processeur communique avec un système d'ordinateur hôte non représenté via un bus local En plus de la portion vidéo, les données vidéo numériques peuvent inclure une portion audio, par exemple une piste sonore d'un film. La sortie du convertisseur est appropriée pour une connexion à un téléviseur non représenté ou un autre système qui traite des données analogiques.

Le processeur est connecté au Codec Le Codec reçoit les données audio analogiques d'un enregistreur sur bande non représenté ou un autre dispositif. Le Codec reçoit des données téléphoniques analogiques de lignes téléphoniques non représentées. Le Codec met les données analogiques sous forme numérique et les transmet au processeur Le Codec reçoit les données numériques du processeur , convertit ces données en une forme analogique et transmet les données analogiques selon la nécessité.

Le processeur est connecté à une mémoire par un bus Sur la figure 1, la mémoire est une mémoire SDRAM mémoire à accès aléatoire numérique synchrone et le bus est un bus à 64 bits, 80 MHz. D'autres mémoires, largeurs de bus, et vitesses de bus sont utilisées dans d'autres modes de réalisation. Des mémoires et bus asynchrones sont utilisés dans certains modes de réalisation. Certains modes de réalisation de la carte sont décrits dans la demande de brevet US "Multiprocessor Operation in a Multimedia Signal Processor" dossier numéro M US déposée par Le Nguyen le même jour que la présente demande et incorporée ici par référence.

La figure 2 donne un schéma bloc d'un mode de réalisation du processeur Le processeur comprend un processeur scalaire , un coprocesseur vectoriel "VP" , et un processeur du train de bits "BP" Dans certains modes de réalisation, le processeur est un processeur RISC à 32 bits qui fonctionne à 40 MHz et se conforme au groupe d'instructions standards de ARM7 connu.

Le processeur vectoriel est un processeur de données multiples à une seule instruction SIMD fonctionnant à 80 MHz et ayant des registres vectoriels de bits. Les processeurs et peuvent être programmés pour exécuter une seule instruction arithmétique ou booléenne ou bien une séquence de telles instructions. Dans certains modes de réalisation, afin d'obtenir une haute vitesse de traitement des données vidéo, le processeur du train de bits est rendu incapable d'être programmé pour exécuter une seule instruction arithmétique ou booléenne.

Par ailleurs, BP peut recevoir l'instruction d'accomplir l'opération de traitement de données vidéo comme décrit dans l'Appendice A, Chapitre En même temps, le processeur scalaire et le processeur vectoriel peuvent être programmés pour exécuter une seule instruction arithmétique ou booléenne.

Par conséquent, le processeur peut être adapté à des changements des standards vidéo. Comme le montre la figure 2, le processeur scalaire et le processeur vectoriel sont connectés au sous-système d'antémémoire IOBUS est connecté au processeur du train de bits , au contrôleur d'interruption , à l'unité UART en duplex intégral et aux quatre temporisateurs FBUS est connecté au contrôleur de mémoire qui à son tour est connecté au bus de mémoire figure 1.

Le processeur comporte également un appareil de transfert de données de mémoire Le processeur peut traiter plusieurs trains de données en une fois. Par exemple, si un utilisateur du processeur est en conférence vidéo avec deux correspondants ou plus, le processeur produit un traitement vidéo et audio qui permet à l'utilisateur de voir et d'entendre les multiples correspondants. Pour traiter des trains de données vidéo multiples, le processeur supporte un changement de contexte.

Cela signifie que BP change entre des trains de données multiples. Dans une conférence vidéo, chaque train de données peut provenir d'un correspondant éloigné séparé.

Alternativement, des trains additionnels de données peuvent provenir de canaux de film pour permettre à l'utilisateur de participer à la conférence vidéo et de regarder une ou plusieurs présentations de films en même temps. Un changement de contexte est décrit à l'Appendice A, Section Quand les contextes doivent être changés, le processeur scalaire sauvegarde les contextes courants et initialise BP pour traiter un contexte différent.

BP peut traiter les formats de données vidéo qui suivent 1. Le traitement des données vidéo est divisé entre le processeur scalaire , le processeur vectoriel et le processeur du train de bits afin d'obtenir une vitesse élevée de traitement.

Ces opérations sont appropriées pour un processeur vectoriel parce que ces opérations nécessitent fréquemment d'accomplir la même instruction sur des pièces multiples de données. Des exemples des opérations de codage et de décodage sont donnés à l'Appendice A, Sections Dans une opération de codage, les données numériques non comprimées arrivent de la mémoire ou du système hôte non représenté par le bus Le processeur vectoriel accomplit une quantification, DCT et une compensation du mouvement.

Le processeur scalaire reçoit la sortie de BP et accomplit un codage en couches de l'image, un codage GOP groupe d'images et un codage en couches de séquences. Le processeur scalaire multiplexe alors les données audio et vidéo et transfère les données codées à un dispositif d'enregistrement via le bus ou ou un réseau.

Le transfert à un réseau implique le transfert au circuit d'interface de dispositifs qui est connecté à un réseau dans certains modes de réalisation. Dans le décodage, le procédé est inversé. Le processeur scalaire démultiplexe les données du système en composantes audio et vidéo et accomplit un décodage en couches de séquences, GOP, et de l'image des données vidéo.

Les GOB résultants ou tranches sont appliqués au processeur de train de bits. VP accomplit tout posttraitement qui peut être nécessaire par exemple, pour lisser les bords des images et produit des images numériques reconstruites pour le circuit d'interface de dispositifs ou un dispositif d'enregistrement. Le processeur scalaire , le processeur vectoriel et le processeur de train de bits peuvent fonctionner sur différents blocs de données en parallèle.

Le fait que le processeur scalaire traite la couche d'image et les couches supérieures réduit une communication entre processeurs. Un exemple d'une telle information est une fréquence d'image utilisée par le processeur scalaire pour transmettre les images au circuit d'interface de dispositifs La figure 3 est un schéma bloc d'un mode de réalisation du processeur du train de bits.

Les signaux montrés à la figure 3 sont décrits à l'Appendice A, Section Les blocs de la figure 3 sont décrits à l'Appendice A, Section Malgré la grande quantité d'informations stockées dans les tables, la ROM est de petite dimension de x 12 bits.

La petite dimension est obtenue en partageant les tables et par d'autres techniques décrites à l'Appendice B, Section 4. L'invention n'est pas limitée par les modes de réalisation décrits ci-dessus et les appendices cidessous. En particulier, l'invention n'est pas limitée par un ensemble de circuits, des fréquences d'horloge ou des temporisations de ces modes de réalisation.

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Ainsi, les Core i7 de la série 9 font toujours appel à un couple X58 et ICH et à une approche encore très conventionnelle. Si la perte en bande passante est impressionnante, il ne faut pas perdre de vue que les données graphiques ne passent plus par ce bus. Impact sur les prix… Les premières plateformes Core i7 sont restées très coûteuses. Côté processeur, Intel ne brade pas et segmente. En effet, avec une fréquence maximale de 2,93 GHz, les Core i7 LGA ne viennent pas marcher sur les platebandes des Core i9 de la série qui se réservent la tranche de 3 GHz et plus. Ainsi, le multiplicateur de 22 du Core i7 peut grimper à 27 si un seul core fonctionne soit 3,60 GHz. Les Core i7 et i5 ont quant à eux des fréquences maximales respectives de 3,46 GHz et 3,20 GHz.

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